ข้อผิดพลาด %PFE-3-ERR ในการจัดกลุ่มพอร์ตที่ไม่ตรงกันของ Juniper MX204

เขียนโดย: เซเลเน่ กง

ตามเรา:

ใช้ด่วน

ปัญหาการจัดกลุ่มพอร์ตเลือกอัตรา (Rate-Select Port Grouping Mismatch) ของ Juniper MX204 เป็นข้อจำกัดของสัญญาณนาฬิกา PLL ระดับฮาร์ดแวร์ของ Eagle Trio ASIC ไม่ใช่ข้อบกพร่องของซอฟต์แวร์ เนื่องจากพอร์ตที่อยู่ติดกันใช้แหล่งสัญญาณนาฬิการ่วมกัน การกำหนดค่ากลุ่มความเร็วที่ไม่ตรงกัน (เช่น การรวม 10G และ 100G ไว้ในกลุ่มเดียวกัน) จะทำให้การซิงโครไนซ์ฮาร์ดแวร์ล้มเหลวและทำให้เกิดสัญญาณเตือนระบบ %PFE-3-ERR การรักษาความเข้ากันได้ของกลุ่มสัญญาณนาฬิกาและการรีสตาร์ท FPC หรือ PIC หลังจากการอัปเดตการกำหนดค่าจะช่วยให้การเริ่มต้นอินเทอร์เฟซเป็นไปอย่างราบรื่นและการใช้งานโหมด breakout เป็นไปอย่างราบรื่นเช่นกัน

เมื่อวิศวกรเครือข่ายกำหนดค่าพอร์ต Juniper MX204 QSFP28 สำหรับโหมด breakout 10G ในขณะที่พอร์ตที่อยู่ติดกันในกลุ่มฮาร์ดแวร์เดียวกันยังคงกำหนดค่าไว้สำหรับการทำงาน 100G นั้น Packet Forwarding Engine (PFE) อาจสร้างข้อผิดพลาด Rate-Select Port Grouping Mismatch และเรียกใช้ข้อความ %PFE-3-ERR พฤติกรรมนี้ไม่ใช่ข้อบกพร่องของซอฟต์แวร์ แต่เป็นข้อจำกัดระดับฮาร์ดแวร์ของสถาปัตยกรรม Eagle Trio ASIC ของ MX204 ซึ่งพอร์ตที่อยู่ติดกันใช้แหล่งสัญญาณนาฬิกา PLL (Phase-Locked Loop) ร่วมกัน พอร์ตภายในกลุ่มเดียวกันต้องทำงานภายในตระกูลสัญญาณนาฬิกา SerDes ที่เข้ากันได้ และหลังจากแก้ไขการกำหนดค่าความเร็วพอร์ตแล้ว มักจะต้องรีสตาร์ท FPC ก่อนที่การตั้งค่าสัญญาณนาฬิกาฮาร์ดแวร์ใหม่จะใช้งานได้

1. อาการผิดปกติทั่วไปของการจัดกลุ่มพอร์ตเลือกอัตรา MX204

หลังจากยืนยันข้อมูลสำเร็จแล้ว อินเทอร์เฟซจะยังคงอยู่ในสถานะ Link-Down อินเทอร์เฟซภายนอกจะไม่ปรากฏขึ้น และข้อความ %PFE-3-ERR จะปรากฏขึ้นอย่างต่อเนื่องในบันทึกระบบ

2. ทำความเข้าใจสถาปัตยกรรมกลุ่มพอร์ต MX204

การแบ่งโมเดลฮาร์ดแวร์ออกเป็นกลุ่มพอร์ตทางกายภาพที่ใช้ทรัพยากร SerDes ร่วมกัน วงจรนาฬิกา PLL และกลไกการซิงโครไนซ์ ASIC

3. เหตุใดพอร์ต MX204 จึงต้องใช้ตระกูลความเร็วเดียวกัน

เจาะลึกถึงความแตกต่างระหว่างตระกูลสัญญาณนาฬิกาแบบ 25G กับตระกูลสัญญาณนาฬิกาแบบ 10G และวิธีที่ความไม่ตรงกันของสัญญาณนาฬิกาขัดขวางการล็อกฮาร์ดแวร์ที่ประสบความสำเร็จ

4. ข้อผิดพลาด %PFE-3-ERR ทั่วไปของ Junos และความแตกต่างของโหมดการทำงาน

ถอดรหัสสตริงบันทึกเพื่อตรวจสอบความไม่ตรงกันของการเลือกอัตรา และวิเคราะห์โปรไฟล์ความเร็วระหว่างโหมด PIC กับโหมดพอร์ต

5. ตัวอย่างการกำหนดค่าความเร็วพอร์ต MX204 ที่รองรับ

รูปแบบการกำหนดค่าที่ถูกต้อง ได้แก่ การใช้งานแบบแยกสัญญาณ 4x10G, การใช้งานร่วมกันระหว่าง 100G และ 25G และการออกแบบศูนย์ข้อมูลแบบ Edge Computing

6. วิธีการตั้งค่าความเร็วพอร์ตและการวินิจฉัย PFE ขั้นสูง

การกู้คืนทีละขั้นตอนโดยใช้คำสั่งรีสตาร์ท FPC/PIC และการวินิจฉัยเชลล์ PFE ระดับล่างเพื่อตรวจสอบปัญหาการซิงโครไนซ์

7. แนวทางปฏิบัติที่ดีที่สุดในการติดตั้งใช้งาน การวางแผนด้านออปติก และคำถามที่พบบ่อย

ขั้นตอนการลดความเสี่ยงระหว่างการผลิต ข้อควรพิจารณาในการจัดการวงจรชีวิตผลิตภัณฑ์ และคำตอบสำหรับคำถามการแก้ไขปัญหาทั่วไป

อาการผิดปกติที่พบได้ทั่วไปของการจัดกลุ่มพอร์ตการเลือกอัตรา MX204

วิศวกรส่วนใหญ่มักพบปัญหานี้ในระหว่างการติดตั้งระบบ 4x10G breakout, โครงการย้ายระบบจาก 100G เป็น 10G, การอัปเกรดศูนย์ข้อมูลส่วนปลาย, การออกแบบใหม่ของการรวม WAN หรือการกำหนดค่าความเร็วพอร์ตใหม่ในระหว่างช่วงเวลาการบำรุงรักษา

อาการที่พบได้ทั่วไป ได้แก่ อินเทอร์เฟซยังคงอยู่ในสถานะ Link-Down หลังจากการยืนยันการเชื่อมต่อสำเร็จ อินเทอร์เฟซแบบแยกส่วนไม่ปรากฏขึ้น หรือพอร์ต QSFP28 ที่อยู่ติดกันออฟไลน์โดยไม่คาดคิด นอกจากนี้ คุณอาจสังเกตเห็นข้อความ %PFE-3-ERR อย่างต่อเนื่องในบันทึกระบบ ความล้มเหลวในการเริ่มต้นพอร์ตหลังจากเปลี่ยนการตั้งค่าความเร็ว หรือสัญญาณเตือนฮาร์ดแวร์ที่เกี่ยวข้องกับการเลือกอัตราและการซิงโครไนซ์ PLL

สถานการณ์ทั่วไปจะเป็นดังนี้: เมื่อทำการตั้งค่า set chassis fpc 0 pic 0 port 0 speed 10gการเปลี่ยนแปลงสำเร็จ แต่ et-0/0/0 ยังคงใช้งานไม่ได้ et-0/0/1 หลุดการเชื่อมต่อโดยไม่คาดคิด และบันทึก PFE รายงานข้อผิดพลาดของกลุ่มพอร์ต หากพฤติกรรมนี้ฟังดูคุ้นเคย ปัญหามักจะเกี่ยวข้องกับความขัดแย้งของนาฬิกาในกลุ่มพอร์ตมากกว่าความล้มเหลวของอุปกรณ์ออปติกหรือสายเคเบิลที่ชำรุด

ทำความเข้าใจสถาปัตยกรรมกลุ่มพอร์ต MX204

MX204 สวิตช์นี้มีอินเทอร์เฟซ QSFP28 ที่แผงด้านหน้าสี่พอร์ต และสร้างขึ้นบนสถาปัตยกรรมเราเตอร์ขอบเครือข่ายขนาดกะทัดรัด 1RU ของ Juniper แม้ว่าบทความนี้จะเน้นที่การแก้ไขปัญหาความขัดแย้งในการจัดกลุ่มพอร์ตแบบเลือกอัตรา แต่การทำความเข้าใจโมเดลฮาร์ดแวร์พื้นฐานมีความสำคัญเมื่อวางแผนการใช้งานแบบแยกส่วน การเลือกอุปกรณ์ออปติก หรือการอัปเกรดความจุ Juniper MX204-HW-BASE ยังคงเป็นแพลตฟอร์มที่ใช้งานอย่างแพร่หลายสำหรับผู้ให้บริการเครือข่ายขอบเครือข่าย เครือข่าย WAN ขององค์กร และสภาพแวดล้อมการเชื่อมต่อศูนย์ข้อมูล เนื่องจากมีปริมาณงานสูง ความหนาแน่นของพอร์ต และประสิทธิภาพการใช้พลังงานสูง

ภายใน PIC 0 พอร์ตต่างๆ จะถูกแบ่งออกเป็นสองกลุ่มทางกายภาพ:

กลุ่มท่าเรือที่ 0: พอร์ต 0 (et-0/0/0) และพอร์ต 1 (et-0/0/1)
กลุ่มท่าเรือที่ 1: พอร์ต 2 (et-0/0/2) และพอร์ต 3 (et-0/0/3)

แต่ละกลุ่มพอร์ตจะใช้ทรัพยากร SerDes ร่วมกัน รวมถึงวงจรนาฬิกา PLL ตรรกะการเริ่มต้นเลนฮาร์ดแวร์ และกลไกการซิงโครไนซ์ ASIC เนื่องจากมีการใช้ทรัพยากรร่วมกันเหล่านี้ พอร์ตภายในกลุ่มเดียวกันจึงไม่สามารถทำงานได้อย่างอิสระเสมอไป

เหตุใดพอร์ต MX204 จึงต้องใช้ตระกูลความเร็วเดียวกัน

สาเหตุหลักของข้อผิดพลาดในการเลือกอัตราส่วนใหญ่คือสถาปัตยกรรม PLL แบบใช้ร่วมกันของ MX204 โดยแต่ละกลุ่มพอร์ตสามารถล็อกกับตระกูลสัญญาณนาฬิกา SerDes ได้เพียงตระกูลเดียวในแต่ละครั้ง:

ตระกูลสัญญาณนาฬิกาแบบ 25G (อัตราความเร็วสัญญาณนาฬิกา: 25.78125 Gbps): ใช้ในโหมดแยกสัญญาณ 100GbE, 25GbE และ 4x25GbE
ตระกูลสัญญาณนาฬิกาแบบ 10G (อัตราความเร็วสัญญาณนาฬิกา: 10.3125 Gbps): ใช้ในโหมดแยกสัญญาณ 40GbE, 10GbE และ 4x10GbE

ความขัดแย้งเกิดขึ้นเมื่อพอร์ตที่อยู่ติดกันต้องการตระกูลนาฬิกาที่แตกต่างกัน ตัวอย่างเช่น หากคุณกำหนดค่า set chassis fpc 0 pic 0 port 0 speed 10g ในขณะที่พอร์ต 1 ยังคงถูกกำหนดค่าไว้ที่ 100G ฮาร์ดแวร์พยายามขับเคลื่อนพอร์ต 0 ที่ความเร็ว 10.3125 Gbps และพอร์ต 1 ที่ความเร็ว 25.78125 Gbps พร้อมกัน เนื่องจากทั้งสองพอร์ตใช้ PLL เดียวกัน ทำให้ไม่สามารถล็อกสัญญาณนาฬิกาได้อย่างสำเร็จ ส่งผลให้การเริ่มต้นใช้งานฮาร์ดแวร์ล้มเหลว

ต้องการความช่วยเหลือเรื่องราคาหรือความพร้อมจำหน่ายใช่ไหม?

ตรวจสอบสต็อก เปรียบเทียบตัวเลือก หรือพูดคุยกับทีมงานของเรา

ตรวจสอบสต็อกและราคา รับคำแนะนำจากผู้เชี่ยวชาญ

ข้อผิดพลาด %PFE-3-ERR ที่พบบ่อยใน Junos และความหมายของข้อผิดพลาดเหล่านั้น

เมื่อเกิดความขัดแย้งด้านความเร็วของชิปประมวลผล MX204 มักจะแสดงข้อความแจ้งเตือนในบันทึกระบบที่คล้ายกับข้อความต่อไปนี้:

LC: %PFE-3-ERR: การจัดกลุ่มพอร์ตเลือกอัตราไม่ตรงกันของ fpc0: พอร์ต 0 และพอร์ต 1 ต้องมีกลุ่มความเร็วเดียวกัน (10G/40G เทียบกับ 25G/100G) LC: %PFE-3-ERR: fpc0 ea_port_group_speed_verify: การกำหนดค่าความเร็วของกลุ่มพอร์ต 0 ล้มเหลว การล็อก PLL ถูกป้องกัน

ข้อผิดพลาดเพิ่มเติมอาจรวมถึง การเริ่มต้น PCS ล้มเหลว การตรวจสอบกลุ่มพอร์ตล้มเหลว ตรวจพบความไม่ตรงกันของการเลือกอัตรา หรือการเริ่มต้นเลนฮาร์ดแวร์ล้มเหลว ข้อความเหล่านี้มีประโยชน์เพราะชี้ให้เห็นถึงข้อจำกัดของนาฬิกาที่อยู่เบื้องหลังโดยตรง

อธิบายความแตกต่างระหว่างโหมด PIC และโหมด Port

อีกหนึ่งสาเหตุที่ทำให้การกำหนดค่าแตกต่างกันคือความแตกต่างระหว่างโหมด PIC และโหมดพอร์ต:

โหมด PIC: พอร์ตทั้งหมดภายใน PIC ทำงานภายใต้โปรไฟล์ความเร็วเดียวกัน ซึ่งช่วยให้การบริหารจัดการง่ายขึ้น พฤติกรรมคาดเดาได้ และแก้ไขปัญหาได้ง่ายขึ้น แต่ก็จำกัดความยืดหยุ่นในการใช้งานเนื่องจากข้อกำหนดความเร็วที่เป็นมาตรฐานเดียวกัน
โหมดพอร์ต: โหมดพอร์ตช่วยให้สามารถกำหนดความเร็วพอร์ตแต่ละพอร์ตได้ (เช่น ตั้งค่าพอร์ต 0 เป็น 10G, พอร์ต 1 เป็น 40G, พอร์ต 2 เป็น 100G และพอร์ต 3 เป็น 25G) แม้ว่าโหมดพอร์ตจะเพิ่มความยืดหยุ่นในการใช้งาน แต่ก็ไม่ได้ขจัดข้อจำกัดของกลุ่มสัญญาณนาฬิกาในระดับฮาร์ดแวร์ที่ใช้ร่วมกันระหว่างพอร์ตที่อยู่ติดกัน

ตัวอย่างการกำหนดค่าความเร็วพอร์ต MX204 ที่รองรับ

เพื่อวางแผนเค้าโครงของคุณโดยไม่ให้เกิดข้อขัดแย้ง โปรดตรวจสอบโปรไฟล์การปรับใช้ที่ถูกต้องเหล่านี้:

สถานการณ์ที่ 1: การติดตั้ง Breakout 4x10G

หากพอร์ต 0 ถูกกำหนดค่าสำหรับการส่งสัญญาณ 10G ออก พอร์ต 1 จะต้องอยู่ในตระกูลสัญญาณนาฬิกา 10G เดียวกัน การกำหนดค่าที่ถูกต้องมีดังนี้:

ตั้งค่าแชสซี fpc 0 pic 0 พอร์ต 0 ความเร็ว 10g ตั้งค่าแชสซี fpc 0 pic 0 พอร์ต 1 ความเร็ว 10g

หรืออีกทางเลือกหนึ่ง การจับคู่ 10G และ 40G ก็ใช้งานได้อย่างสมบูรณ์:

ตั้งค่าแชสซี fpc 0 pic 0 พอร์ต 0 ความเร็ว 10g ตั้งค่าแชสซี fpc 0 pic 0 พอร์ต 1 ความเร็ว 40g

ผลลัพธ์: วงจร PLL ซิงโครไนซ์ได้อย่างราบรื่น กลุ่มพอร์ตเริ่มต้นทำงาน และไม่มีข้อผิดพลาด PFE เกิดขึ้น

สถานการณ์ที่ 2: การใช้งานร่วมกันของ 100G และ 25G

ความเร็วทั้งสองแบบอยู่ในตระกูลนาฬิกา 25G ซึ่งหมายความว่าสามารถจัดอยู่ในกลุ่มเดียวกันได้อย่างปลอดภัย:

ตั้งค่าแชสซี fpc 0 pic 0 พอร์ต 2 ความเร็ว 100g ตั้งค่าแชสซี fpc 0 pic 0 พอร์ต 3 ความเร็ว 25g

ผลลัพธ์: PLL ที่ใช้ร่วมกันยังคงเข้ากันได้ และกลุ่มพอร์ตสามารถทำงานได้อย่างเต็มประสิทธิภาพโดยไม่มีข้อขัดแย้งในการเลือกอัตรา

สถานการณ์ที่ 3: การออกแบบศูนย์ข้อมูลแบบ Edge

โครงสร้างการเพิ่มประสิทธิภาพทั่วไปที่เพิ่มความหนาแน่นของอินเทอร์เฟซให้สูงสุด ในขณะที่ยังคงรักษาความเข้ากันได้ของตระกูลสัญญาณนาฬิกาในทั้งสองกลุ่ม:

กลุ่มที่ 0 (ครอบครัว 10 กรัม): พอร์ต 0 = การแยกสัญญาณ 4x10G / พอร์ต 1 = การรวมสัญญาณอัปโหลด 40G
กลุ่มที่ 1 (ครอบครัว 25 กรัม): พอร์ต 2 = อัปโหลดข้อมูลหลัก 100G / พอร์ต 3 = การเชื่อมต่อเซิร์ฟเวอร์ 4x25G

เหตุใดอินเทอร์เฟซ MX204 จึงยังคงปิดใช้งานอยู่หลังจากยืนยันข้อมูลสำเร็จ

วิศวกรหลายคนเข้าใจว่าการยืนยันการเปลี่ยนแปลงสำเร็จหมายความว่าฮาร์ดแวร์ยอมรับการเปลี่ยนแปลงนั้นแล้ว อย่างไรก็ตาม การทำงานของระบบนาฬิกาฮาร์ดแวร์ MX204 นั้นแตกต่างออกไป หลังจากยืนยันการเปลี่ยนแปลงแล้ว อินเทอร์เฟซอาจยังคงไม่ทำงาน เนื่องจากค่าการตั้งค่า PLL จะถูกเริ่มต้นในระหว่างการเริ่มต้นฮาร์ดแวร์ และพารามิเตอร์ SerDes จะถูกโหลดในระหว่างการเริ่มต้น PIC/FPC การซิงโครไนซ์นาฬิกาฮาร์ดแวร์จะไม่โหลดใหม่โดยอัตโนมัติหลังจากทุกครั้งที่ยืนยันการเปลี่ยนแปลง ซึ่งหมายความว่าการกำหนดค่าซอฟต์แวร์จะอัปเดตสำเร็จในขณะที่ฮาร์ดแวร์ยังคงใช้สถานะนาฬิกาเดิมอยู่

วิธีปรับใช้การเปลี่ยนแปลงความเร็วพอร์ตอย่างถูกต้อง

หลังจากแก้ไขการตั้งค่าความเร็วพอร์ตแล้ว ให้รีสตาร์ททรัพยากรฮาร์ดแวร์ที่รับผิดชอบในการเริ่มต้นนาฬิกา คำสั่งที่แนะนำคือ:

ขอรีสตาร์ทช่อง FPC แชสซี 0

การดำเนินการนี้จะบังคับให้มีการรีบูต FPC, โหลดไมโครโค้ดใหม่, การเริ่มต้น PLL ใหม่, การซิงโครไนซ์ SerDes, การตรวจสอบความถูกต้องของกลุ่มพอร์ต และการกู้คืนอินเทอร์เฟซในที่สุด หรืออีกทางเลือกหนึ่ง คุณสามารถรีสตาร์ท PIC แต่ละตัวได้:

ขอภาพแชสซี pic-slot 0 fpc-slot 0 ออฟไลน์ ขอภาพแชสซี pic-slot 0 fpc-slot 0 ออนไลน์

ควรวางแผนช่วงเวลาสำหรับการบำรุงรักษาขั้นตอนเหล่านี้เสมอ เนื่องจากคาดว่าจะเกิดการหยุดชะงักของการรับส่งข้อมูลในระหว่างรอบการโหลดใหม่

การวินิจฉัย PFE ขั้นสูงสำหรับปัญหาพอร์ตกรุ๊ป MX204

เมื่อคำสั่งอินเทอร์เฟซมาตรฐานไม่เพียงพอ การวินิจฉัยเชิงลึกสามารถเปิดเผยสถานะฮาร์ดแวร์ที่แท้จริงได้ เรียกใช้การตรวจสอบสถานะอินเทอร์เฟซมาตรฐานผ่าน show interfaces terse or show interfaces extensive et-0/0/0 เพื่อตรวจสอบสถานะทางกายภาพ สถานะ PCS สถานะ FEC และการซิงโครไนซ์เลน

หากต้องการดูข้อมูลการทำงานของพอร์ตระดับต่ำโดยตรงจากฮาร์ดแวร์ที่ส่งต่อข้อมูล ให้ใช้คำสั่งต่อไปนี้:

ขอเรียกใช้ pfe เพื่อดำเนินการคำสั่งเป้าหมาย fpc0 "แสดงรายการพอร์ต"

ข้อมูลนี้แสดงสถานะพอร์ตที่ใช้งานอยู่ การแมปเลนฮาร์ดแวร์ สถานะการเริ่มต้น SerDes และการกำหนดกลุ่มนาฬิกา หากต้องการตรวจสอบบันทึกระบบ PFE สำหรับความล้มเหลวของนาฬิกาเฉพาะ ให้เรียกใช้คำสั่ง:

request pfe execute target fpc0 command "show syslog messages" | match "ea_port"

สำหรับการดีบักแบบเรียลไทม์ขั้นสูง ให้เข้าถึงเชลล์ PFE โดยใช้คำสั่งต่อไปนี้ start shell pfe network fpc0 และตรวจสอบจำนวนข้อผิดพลาดผ่านทาง show pfe statistics error เพื่อแยกความไม่ตรงกันของรูปแบบการกำหนดค่าออกจากความล้มเหลวของฮาร์ดแวร์ทางกายภาพที่แท้จริง

แนวทางปฏิบัติที่ดีที่สุดสำหรับการใช้งาน MX204

บันทึกความสัมพันธ์ระหว่างกลุ่มพอร์ตก่อนการใช้งานจริง
ควรหลีกเลี่ยงการใช้ตระกูลสัญญาณนาฬิกา 10G/40G และ 25G/100G ปะปนกันในกลุ่มพอร์ตเดียวกัน
ตรวจสอบข้อกำหนดการแยกสัญญาณก่อนสั่งซื้ออุปกรณ์ออปติกหรือสายเคเบิลแยกสัญญาณ
ควรทดสอบความเร็วพอร์ตในห้องปฏิบัติการทุกครั้งก่อนเริ่มใช้งานจริง
กำหนดช่วงเวลาการบำรุงรักษาที่เหมาะสมสำหรับการปรับเปลี่ยนตระกูลนาฬิกา และรีสตาร์ท PIC หรือ FPC หลังจากการเปลี่ยนแปลงครั้งใหญ่
ตรวจสอบการซิงโครไนซ์ฮาร์ดแวร์ผ่านเครื่องมือ PFE ก่อนที่จะคืนค่าบริการกลับสู่สถานะการใช้งานจริง

การวางแผนด้านเลนส์และการพิจารณาตลอดวงจรชีวิต

ข้อจำกัดของกลุ่มพอร์ตส่งผลโดยตรงต่อการตัดสินใจเกี่ยวกับอุปกรณ์ออปติกและสายเคเบิล ก่อนที่จะซื้ออุปกรณ์ออปติก 100G QSFP28, โมดูล 40G QSFP+, DAC แบบแยกสัญญาณ 4x10G หรือสายเคเบิลแบบแยกสัญญาณ 4x25G ทีมงานเครือข่ายต้องตรวจสอบว่าความเร็วที่วางแผนไว้สอดคล้องกับกลุ่มพอร์ต MX204 อย่างไร สำหรับองค์กรที่ต้องการยืดอายุการใช้งานของระบบที่มีอยู่เดิม ข้อจำกัดของแพลตฟอร์มสามารถจัดการได้ง่ายด้วยการออกแบบเค้าโครงล่วงหน้า

แพลตฟอร์มรุ่นต่างๆ	ฟอร์มแฟกเตอร์	ความเสียหายของท่าเรือ	แอปพลิเคชันการใช้งานหลัก
จูนิเปอร์ MX204-HW-BASE	ขนาดกะทัดรัด 1RU	4x QSFP28 (พอร์ต 0-3) และ 8x SFP+ แบบติดตั้งถาวร	เครือข่าย Edge ของผู้ให้บริการ, เครือข่าย WAN ระดับองค์กร, การเชื่อมต่อศูนย์ข้อมูล (DCI)

ผู้คนยังถาม (คำถามที่พบบ่อย)

Q1 พอร์ต 0 สามารถทำงานที่ความเร็ว 10G ในขณะที่พอร์ต 1 ทำงานที่ความเร็ว 100G ได้หรือไม่?

ไม่ พอร์ตทั้งสองอยู่ในกลุ่มฮาร์ดแวร์เดียวกัน (กลุ่ม 0) และใช้แหล่งสัญญาณนาฬิกา PLL ร่วมกัน การผสมความเร็วของตระกูล 10G และ 100G จะทำให้เกิดคำขออัตราสัญญาณนาฬิกาที่ไม่เข้ากัน ส่งผลให้เกิดความขัดแย้งในการเลือกอัตราสัญญาณ และป้องกันการเริ่มต้นฮาร์ดแวร์

Q2 ทำไมการคอมมิตสำเร็จ แต่หน้าจอแสดงผลยังคงใช้งานไม่ได้?

กระบวนการตรวจสอบความถูกต้องของซอฟต์แวร์ Junos จะยืนยันว่าไวยากรณ์การกำหนดค่าถูกต้องและบันทึกไว้ในฐานข้อมูล อย่างไรก็ตาม องค์ประกอบการทำงานของฮาร์ดแวร์ทางกายภาพ เช่น PLL และโปรไฟล์ SerDes จะได้รับการเริ่มต้นใช้งานเฉพาะในช่วงการบูตหรือการรีสตาร์ทเท่านั้น ซึ่งจำเป็นต้องมีการแทรกแซงด้วยตนเองเพื่อโหลดสถานะของฮาร์ดแวร์ใหม่

Q3 จำเป็นต้องรีสตาร์ท FPC ทุกครั้งหลังเปลี่ยนความเร็วพอร์ตหรือไม่?

ในกรณีส่วนใหญ่ที่เกี่ยวข้องกับการเปลี่ยนแปลงตระกูลสัญญาณนาฬิกา (เช่น การเปลี่ยนจากโมดูล 100G เป็น 10G) ก็สามารถทำได้ โดยการรีสตาร์ท FPC ผ่านทาง... request chassis fpc slot 0 restart หรือจำเป็นต้องปิดและเปิด PIC ใหม่เพื่อโหลดพารามิเตอร์การกำหนดค่าไมโครโค้ดใหม่และซิงค์เลนทางกายภาพ

Q4 พอร์ต 25G และ 100G สามารถใช้งานร่วมกันในกลุ่มพอร์ตเดียวกันได้หรือไม่?

ใช่แล้ว ทั้งการกำหนดค่า 25G และ 100G ใช้ตระกูลความถี่เลนสัญญาณนาฬิกา SerDes พื้นฐานเดียวกัน (25.78125 Gbps) เนื่องจาก PLL ที่ใช้ร่วมกันสามารถล็อกเข้ากับอัตราความถี่ตระกูลสัญญาณนาฬิกาเดียวนี้ได้สำเร็จ จึงสามารถใช้งานร่วมกันได้โดยไม่ก่อให้เกิดข้อผิดพลาด

Q5 พอร์ต MX204 QSFP28 ถูกจัดกลุ่มอย่างไร?

พอร์ต QSFP28 แบบคงที่ทั้ง 4 พอร์ตถูกแบ่งออกเป็นสองคู่: พอร์ต 0 (et-0/0/0) และพอร์ต 1 (et-0/0/1) รวมกันเป็นกลุ่มพอร์ต 0 ในขณะที่พอร์ต 2 (et-0/0/2) และพอร์ต 3 (et-0/0/3) รวมกันเป็นกลุ่มพอร์ต 1

Q6 อะไรคือสาเหตุที่ทำให้เกิดข้อผิดพลาดการเลือกอัตราที่ไม่ตรงกัน %PFE-3-ERR?

ข้อผิดพลาดนี้จะเกิดขึ้นเมื่อพอร์ตที่อยู่ในกลุ่มเดียวกันถูกกำหนดค่าพร้อมกันสำหรับโปรไฟล์การกำหนดสัญญาณนาฬิกาที่ไม่ตรงกัน (ตระกูล 10G/40G เทียบกับตระกูล 25G/100G) ซึ่งจะทำให้ความสามารถในการล็อกลูป PLL ร่วมกันของ Eagle Trio ASIC เสียหาย